高精度脉冲时间间隔测量 测量原理

时间间隔是指指定两个时刻点之间的间隔，时间间隔的起始时刻和停止时刻分别对应指定两个脉冲信号上升沿，本设计采用基于脉冲计数法为核心原理的倍频移相电路，实现高精度脉冲时间间隔测量。

1.1   脉冲计数法及量化误差
用一个门电路（称为主门）可以进行时间的量化比较，实现时间-数字的转换，进而实现时间的测量，其原理如图1所示。


图  1  时间量化比较原理图
Figure  1.  Schematic diagram of time quantization comparison
图1中用数字逻辑与门作为主门，主门有两个输入端A和B和一个输出端C。若周期为TA的信号整形成一串窄脉冲信号，加在主门的A端；周期为TB的脉冲加在主门的B端，输入一个脉冲宽度为TB的门控脉冲信号。这样B输入端在TB时间内为高电平，开启主门，让加于A输入端脉冲通过，则C端输出的脉冲个数N为一个整数化的数字量，如式（1）所示。

N=[TBTA]
(1)
式中，方括号表示对括号内的数值取整数[4]，为了获得有效的整数化结果，通常要求TB>TA，由此可见在时间-数字转换时，时间量化单位T0的信号应加于A端，令TA=T0，被测量的时间TX的信号应加在B端，令TB=TX，便可以实现TX=NT0的转换，因此该方法的固有误差最大为±1个量化单位。

1.2   倍频及数字移相电路的设计
基于以上分析，时间量化比较法为达到±0.6 ns的时间测量精度，需产生2.8 GHz且稳定的高频时基信号，目前技术很难直接生成，因此设计采用FPGA芯片中固化的锁相环（PLL）IP核，以实现倍频与移相的功能来等效合成2.8 GHz高频信号，这样测时系统的固有误差为0.357 ns，即可满足系统的设计指标要求。由于FPGA 工作用晶振准确度为10?6量级，不能满足本设计的时间测量精度要求，因此采用外接10 MHz准确度10?12量级FE5650A型铷原子钟来替代晶振作为工作时基[5]。

1.2.1   系统软件开发环境及逻辑电路设计
在Altera公司的Quartus II可编程逻辑器件软件开发环境下，使用硬件描述语言Verilog HDL来编写系统的硬件逻辑门电路，FPGA芯片选用Altera公司Cyclone IV系列的EP4CE6E22C8N，该芯片较之前的飓风三代系列性能大幅提升，其中内置的锁相环IP核数量增至两个[6]，这样并联使用可同时输出8路倍频移相后的脉冲信号。

PLL IP核是生成输出时钟的闭环频率控制系统，它比较输入信号和压控振荡器（VCO）输出信号之间的相位差并实现相位同步，从而在输入或参考信号的频率上保持固定相位角。在编写硬件逻辑电路时，可直接调用例化后的两个IP核来输出8路信号用于合成2.8GHz高频信号，两个IP核的配置如图2、图3所示。


图  2  锁相环A输出频率与相位配置
Figure  2.  PLL A output frequency and phase configuration
两个锁相环的输入时钟均为10 MHz铷钟，输出为350 MHz，相位从0～315°依次相差45°。

1.2.2   数字移相法等效合成高频脉冲信号原理
如图4所示，通过FPGA锁相环技术将10 MHz铷钟通过两个锁相环A和B倍频为350 MHz时钟的8路信号，并进行依次相差45°的多次移相后接入计数器来累计脉冲个数，最后再将8个计数器通过加法器相加，等效于将时钟频率8倍频[7]，以8倍的时钟频率进行时间测量，从而将测量分辨力提高了8倍，达到了更高的时间分辨率。例如，当时钟频率倍频到350 MHz时，8个计数器的计数值分别为n1、n2、n3、n4、n5、n6、n7、n8，则最后的待测时间值为式（2）。